摩尔定律未死台积电研发负责人晶体管还可缩小至0.1nm

“毋庸置疑，摩尔规律仍然有用且状况良好，它没有死掉、没有减缓、也没有带病。”在第 31 届 Hotchips 国际大会上，台积电研制负责人、技能研讨副总经理黄汉森（Philip Wong）博士在其专题陈述中说道。他乃至在自己的 PPT 中提及，到 2050 年，晶体管的特征尺度将抵达 0.1nm。

Hotchips 国际大会是每年国际半导体芯片四大国际会议之一，大会首要聚集于芯片架构、半导体制程以及芯片规划相关的技能。在第 31 届会议上，AMD、Intel、NVIDIA、IBM、台积电、三星、ARM等公司都在发布了他们的最新进展，展现的都是当时最新技能及未来的开展计划。但黄汉森的陈述无疑是其间最抓人眼球的。

（来历：anandtech）

黄汉森的惊人讲话，不由让咱们想起就在20年前，微电子学家胡正明教授拿着自己制造出来的第一款 45 纳米的 FinFET 晶体管，向工业界证明 200nm 以下是可以存在半导体晶体管的那一幕。

胡正明团队的 45 纳米 FinFET 器材功用优秀，乃至打破了大多数人以为 35 纳米将是“摩尔规律”止境的迷思，并且他斗胆猜测该器材能将摩尔规律推行到 20 纳米以下。而他的预言也在十几年后得到了验证，2011年 Intel 推出了第一批商用的 FinFet 处理器。

说起半导体，咱们不得不说到“摩尔规律”，这是一个奇特的规律，令无数人追逐，由 Intel 创始人之一戈登·摩尔（Gordon Moore）于 1965 年提出。其首要内容是，在单位面积集成电路上的晶体管数量会以两年为周期翻一倍。此规律一经提出，马上成为职业的标杆，也是现在一切半导体人加班加点的原因，咱们都为了这个方针而尽力。

对此，黄汉森解读道，摩尔规律的要害在于芯片上晶体管的密度，要想放入更多的晶体管，而这也正是进步芯片功用的要害。在集成电路上挤入更多的晶体管，最直观的方法便是缩小晶体管的尺度，例如提出新器材的结构规划，经典事例便是胡正明成功研制出的 FinFet，它将半导体器材结构的维度从二维提高到了三维，提高了咱们对晶体管通断性质的操控，也很好地处理了因为尺度缩小而带来的漏电流过大的问题。由此，咱们的晶体管制程得以从 2002 年的 200 纳米工艺进化到到现在的 7 纳米工艺，咱们好像都没有践约。

新资料的呈现也可以协助咱们缩小晶体管的尺度，例如前几年很火的二维资料，例如石墨烯、还有以二硫化钼为代表的二维 TWD 资料等。它们都有着轻浮的特性，更为重要的是存在于它们中的电子迁移率高，简略说便是电子在它们中跑得很快。对此，黄汉森博士指出，二维资料的品种繁复，特性纷歧，好的资料咱们可以渐渐选，大概有 2000 多种，未来的研讨方向就像寻觅钨灯丝相同。

图丨传统晶体管以及 FinFet 结构比照示意图（来历：anandtech）

除了缩小尺度，如果能充分利用芯片上的空间，也可以将更多的晶体管挤进芯片。换句话说，优化芯片架构是另一条路。对此，黄汉森搬出了 Moore 规律的原版论文，其间提出了一个观念——具有杂乱功用的芯片集成。而这个便是当下芯片架构研讨和开展的方向，AMD 公司提出的 Chiplets 架构和台积电提出的“CoWoS” 晶圆级封装体系集成都是沿着这个方向开展的产品。

（来历：anandtech）

最近传出音讯的有着 1.2 万亿晶体管的国际最大 AI 芯片以及华为新发布的华为达芬奇架构“NPU”，它们的架构与之适当相似。

简略而言，便是将一个或许多个芯片连同有必要的存储器一同，放在一个芯片晶圆中制造出来，如此一来，芯片间以及芯片与存储之间的互联就变得愈加严密，一整块芯片体系的集成度天然就高了。更重要的是，这样的体系功用愈加杂乱，并且核算下来完成每一个功用的本钱（Cost per function）下降。

（来历：anandtech）

黄汉森以为，这将是未来芯片技能开展的趋势之一，任何可以优化芯片架构和芯片封装的技能都将快速开展，例如能将不同功用的芯片堆叠起来集成在一同的 3D 封装技能。

这又是一项将半导体芯片从二维层面拓宽到三维的技能，就好像咱们现在所说的第四代住所，每层都有公共院子，每户都有私家院子，可莳花种菜、遛狗养鸟，可将车开到空中家门口，修建外墙长满植物。一栋住所便是一个小体系，它将之前涣散建立在平地上的很多修建物集成，构成有杂乱功用的新式修建。

说回“0.1nm”，这仅仅是黄汉森专题讲演 PPT 中的一张，而他并未明确指出到 2050 年，半导体制程会延续到 0.1nm。

究竟，黄汉森是搞研制也是搞工程的人，说话干事仍是有依据的，他经过介绍台积电最新的芯片技能，企图证明摩尔规律将持续延续下去。现在，7nm 的 FinFet 商用芯片早已问世，行将发布的华为麒麟 990 也被爆出选用的是最新的 7nm 工艺。黄汉森非常自傲地表明，5nm 也在紧锣密鼓的研制中，现已投入试生产，而 3nm 则是台积电的下一个方针。

这不由让咱们想起 20 年前的胡正明，他预言 FinFet 技能可以将晶体管尺度缩小至 20nm 以下，成果一语成谶。在其背面，咱们看到的是人们追逐科技进步的力气。

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参阅：

https:///show/14770/hot-chips-31-keynote-day-2-dr-phillip-wong-vp-research-at-tsmc-145pm-pt

坐标：北京·国贸

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