英特尔封装技术全复盘谈三大微缩方向暂无计划授权第三方

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文 | 心缘

摩尔定律地持续演进，正在推进着芯片自身的构成办法改变。

不只制程箭步迈向7nm、5nm，各种新式封装技能也成为各大IDM厂商、晶圆厂竞相追逐的高地。

本年开年，英特尔发布六大技能支柱，制程&封装正是其间最底层的支柱。作为芯片制作的最终一步，封装正成为产品立异的催化剂。

9月4日，英特尔副总裁兼封装测验技能开发部分总经理Babak Sabi、英特尔院士兼技能开发部联合总监Ravi V.Mahajan、英特尔封装研讨事业部组件研讨部首席工程师Adel Elsherbin、英特尔制程及封装部分技能营销总监Jason Gorss，四位英特尔封装技能专家齐聚上海，全面解析英特尔先进封装技能的现有成就和宏伟蓝图。

本文首要分为五个部分：

一、扼要回忆英特尔六大技能支柱。

二、复盘英特尔封装优势及封装测验全流程。

三、环绕先进多芯片封装架构MCP，解析英特尔封装三要素，详解英特尔中心技能。

四、共享英特尔为未来封装技能所做的预备，谈两种封装互连办法、三大微缩技能方向。

五、直爽答疑，比较台积电SoIC技能，坦言暂无方案开源、不觉得如此有竞赛力的封装技能敞开给赛灵思、NVIDIA等是功德。

一、简述英特尔六大支柱愿景

曩昔，英特尔重视CPU和PC，而现在正快速转化为一个新的商业办法，即以数据为中心驱动智能互联的国际。

英特尔制程及封装部分技能营销总监Jason Gorss表明，英特尔期望进一步满意数据量增加和存储方面的大规模的需求。

他简述了英特尔的六大技能支柱：

1、制程&封装：是上面五大支柱的重要中心，也是英特尔最根底的一个要素。其晶体管范畴首要的立异方向是尺度越来越小、功耗越来越低。

2、架构：曩昔一向通用的便是X86架构，但进入新年代，英特尔必需求把握标量、矢量、矩阵和空间等更多架构组合，以满意愈加专属的特定范畴的需求，包含像FPGA、图象处理以及AI加快器等。

3、内存&存储：英特尔现在面对一个全新的瓶颈，期望能够开发愈加抢先的技能和产品，能够持续消除传统内存和存储层级结构中的固有瓶颈，一起也能够完结加快互连。

4、互连：英特尔需加大立异，数据间的互连和流转也十分重要，因而英特尔在互连范畴要从片上和封装到数据中心和无线网络，出资不同层级的互连技能，期望能够更好满意在数据层面或者是封装内的数据流转。

5、软件：英特尔在全球已有超越1.5万名工程师，能够说远远超越其他任何一家市面上的干流企业，也会持续加强软件范畴的立异，将以全仓库、跨架构渠道，开释硬件极致功用，助力开发者打造全系体会。

6、安全：安满是一切的中心，也是英特尔考虑的最重要因素之一，不论做任何事情和任何立异技能，安全都是英特尔考虑的最中心要素，因为它能够为其他一切的开展供给牢靠的根底。

Jason Gorss说，在悉数的六大技能支柱范畴，能够说市面上没有任何一家企业能够像英特尔相同，能够为一切客户和相关方供给如此全面的处理方案。

二、复盘英特尔封装测验全流程

英特尔是一家笔直集成的IDM厂商，英特尔副总裁、封装测验技能开发部分总经理Babak Sabi以为，这为英特尔供给了无与伦比的优势：

一是通用的东西，英特尔具有六大技能支柱的悉数专门技能细节，从晶体管再到全体体系层面的集成，能够供给全面的处理方案。

二是一起的方针，英特尔具有协同优化的制程技能和产品、架构和软件，能完结最佳的功用、功耗、安全，并推进产能快速攀升。

封装和测验技能的开发规模从晶圆级测验开端，到线路板开发停止。这是Babak Sabi团队负载的首要范畴。

（1）晶圆级测验，挑选哪种芯片更适合这个独自的晶圆。

（2）依据硅片处理，将晶圆分割成一些更小的裸片。

（3）根据已知合格芯片（KGD）的整个作业流程，确保英特尔提交给客户一切的芯片都是质量合格的。

在这儿，英特尔有详细的东西处理方案，通过衔接到裸片上的详细接口以及插口，来对裸片进行测验。

（4）将裸片结合基板以及其他的封装资料，一起封装在一起。

英特尔也会涉及到封装的其他范畴，包含有关供电、信号的传导、插座及衔接器的开发，还有机械完好性以及外表切装工艺等的规划，以及高速的信号传导以及封装测验。

Babak Sabi展现了一个十分小的芯片封装，裸片上叠了三层，包含CPU、底层裸片、上层存储器单元。

（5）对完结封装的芯片以及基板进行共同的测验，确保它们是能够正常运作的。

（6）在完结阶段，英特尔会确保整个芯片包含封装都会正常运转，然后它交给给客户了。

（7）英特尔具有完好的外表贴装技能（SMT）开发线，可确保一切封装在交给客户前通过完好拼装和测验。

Babak Sabi表明，英特尔IDM办法在异构集成年代的优势毋庸置疑，英特尔的方案是全体且全面的，确保其产品能够轻松集成到客户的渠道上。

三、英特尔的封装三要素

英特尔院士、技能开发部联合总监Ravi Mahajan共享的主题是先进的多芯片封装架构，即高密度MCP。

英特尔的封装愿景是开发和具有抢先技能，能够在一个封装内衔接芯片和小芯片，一起也能够协助全体芯片完结单晶片体系级芯片（SoC）的功用。

而确保在小芯片衔接上的低功耗、高带宽、高功用，是英特尔完结这一愿景的重要中心。

为了做到这一点，封装技能有三个要点：轻浮细巧的客户端封装、高速信号、互连微缩（密度和间隔）。英特尔针对这三点规划的要害技能，一起供给向上和向外扩展异构核算元素的架构功用。

1、超薄客户端基板封装

集成的尺度至关重要。

详细的线路板有CPU、GPU、电压调理器等，再加上内存的子体系，共用的面积约4000平方毫米。

假如将一切这些模块放在一个独自的封装上，可将尺度缩小到不到700平方毫米，大幅削减体系面积。

因为其详细的物理间隔缩减了，电压调理会更高效，还能够带来更高速的信号传递，然后下降数据时延。

英特尔还有另一封装优势，即支撑多种节点元器件的混合集成，可下降尺度，缩小平面面积和高度。

英特尔率先为瘦客户端推出超薄核和无核基板封装。

2014年，英特尔一个PCB板的中心厚度在100微米左右，2015年已完结无核封装技能，而未来英特尔不只仅是把硅片叠到封装上，还能够把硅片直接放到封装里边，也便是嵌入式桥接。

Ravi Mahajan表明，英特尔是职业首家能够提出这套技能处理方案的供给商，能体系改变薄、芯片尺度改变小。

2、高速信号

信号在整个半导体及芯片的外表来进行传递的，会遭到金属外表粗糙度的影响，或许跟着整个信号的传递而遭到损耗。

英特尔有专门的制作技能会大幅下降金属外表粗糙度，一起可选用全新的布线办法，来削减其间的串扰。

除此之外，英特尔也选用空地布线全新的一套生产工艺和流程，能更好的通过电介质仓库的规划，进一步削减两者之间信号传导的损耗。

现在，英特尔通过先进封装技能，信号传导速度可达112Gbps，未来期望到达224的数量级。

如图，Ravi Mahajan介绍道，英特尔期望在电介质资料（蓝色部分）进步一步立异优化，大幅优化高速信号，信号保真度也会更强。

3、高密度、高带宽互连

3D互连指两个裸片叠加，2D互连指两个裸片水平衔接。高带宽、低功耗、“宽且慢”的并行链路正推进着高密度裸片间互连的需求。

数据传输有两种办法，第一种是导线数量少，速度快；另一种是导线数量多，但传输速度慢。

而并行能大幅下降推迟、进步速度，假如通过杰出规划，乃至可将整个能耗下降约10个百分比，这需求有先进的封装技能予以协作。

（1）多裸片直接口技能（MDIO）

英特尔期望更好地剖析裸片间的IO界面，正在整线互连技能上赶紧研制。

Ravi Mahajan表明，业界需求共同的小芯片互连规范，以在不同的场合也能在裸片上做不同的IP的叠加和开发。因而，英特尔2017年推出了AIB高阶互连总线（DAPRA芯片），期望能发动整个规范化的进程。

其时Shoreline带宽密度能够到达63 GBps/mm，每平方毫米Areal带宽密度能够到达150 GBps，一起针脚速度会到达2 Gbps，物理层的能耗功率是0.85。

最近台积电也发布了自己的一个专门处理方案，叫做LIPINCON2。它的针脚速度能够到达8.0，可是其Shoreline带宽密度和Areal带宽密度分别是67和198。

别的还有迄今没有正式发布的多裸片直接口技能（MDIO）。

Ravi Mahajan说，相同的带宽密度条件下，经内部测验，英特尔第一代MDIO可在功耗上做得更低。

英特尔的MDIO技能可在整个封装内完结裸片间的互连，未来英特尔期望在相同功率的环境下，带宽密度比其他的产品做得更好。

关于整个职业规范化的树立，Ravi Mahajan也说到，现在英特尔大约有2-3个安排安排，已开端进行初期的触摸和沟通，不过尚处前期阶段，后边还请我们拭目而待。

（2）2D高密度微缩（EMIB）

2G芯片封装及裸片间互连，一般考虑的是能够做到多薄、裸片间隔是多少。

如图，右下角选用传统有机封装（FCBGA）办法，裸片每毫米约有30个导线；运用高密度封装技能，这一数字能够进步到100-150；而运用硅后端布线，该数字能够轻松进步到200、400、500乃至600。

这儿，英特尔的独有竞赛优势便是EMIB嵌入式多芯片互连桥接技能。

英特尔只会在部分做高密度布线，而非在大局做高密度布线，因为往硅中介层上叠加的裸片有必要比硅中介层要小，不然本钱会大幅上升。

英特尔一起具有两项技能，本钱更低，功用更优化，一旦有需求，能够进行两种技能间的切换。

最左面是典型的有机封装，每层每毫米IO能够从32到48不等。在此根底上，英特尔也正在开发超高密度有机封装，能够把数字从64进步到256，再经EMIB技能能够将数字进步到1024。

（3）3D高密度微缩（Foveros）

英特尔的有源根底裸片，可在十分小的面积上能够进行堆叠。

现在其间隔可做到50微米，英特尔已有先进技能可将其做到10微米乃至更小，这取决于体系的规划办法，每平方毫米IO则能够从400到10000来进行挑选。

上一年年末，英特尔新推出3D封装技能Foveros。根底裸片上衔接有许多单片，英特尔会对它进行底层填充来维护中心的互连。该体系可将不同IP放在同一封装中。

现在英特尔已有制程和工艺，可在更小间隔的环境下、相同的根底裸片面积之上，搭载更多的单片。

Foveros现已发布了首款代号为Lake Field的10nm产品，在英特尔内部还正探寻未来产品的详细运用，可是现在还未对外发布。

（4）2D+3D技能交融（Co-EMIB）

Co-EMIB技能则将2D芯片技能EMIB和3D芯片技能Foveros进行交融，能够把超越两个不同裸片在笔直和水平方向上完结叠加，完结更好的灵敏度。

这儿是英特尔的封装互连路线图。

没有中介层的环境下约是100微米，未来传统倒晶封装可到达大约90微米。

2D EMIB现在能够做到55微米，但英特尔现在能够做到30-45微米。

Foveros现在惯例做到50微米，但英特尔运用焊料可做到20-30微米，还能够通过铜与铜的接口互衔接口打破低于20微米的边界。

四、三大微缩技能方向面向未来

英特尔封装研讨事业部组件研讨部首席工程师Adel Elsherbini共享了英特尔为未来封装技能所做的一些预备。

封装互连有两种首要办法：

（1）封装级集成，如将电压调理单元从母版移至封装上，完结全面集成的电压调理。

（2）SoC分化，把具有不同功用特色的小芯片进行衔接，放在同一封装里，可完结挨近于单晶片的特色功用和功用。

不论是挑选哪一种的完结途径，都需求做到异构集成和专门的带宽需求，这些需求反之也协助完结密度更高的多芯片集成。

互连方面，首要考虑的方向如下：

如图，横轴是互连导线长度，纵轴是带宽。跟着互联技能优化，可进一步下降推迟，增大带宽，蓝色区域期望可完结愈加优化的互连技能，在这一规模，英特尔的带宽、能耗已十分挨近单晶片IC，且通过高密度互连技能，还能够带来除高带宽、低推迟之外的一些其他优势。

详细微缩方向有三种：

（1）用于堆叠裸片的高密度笔直互连，协助大幅进步带宽，一起也能够完结高密度的裸片叠加。

（2）完结大面积拼接的全横向互连，期望在小芯片接口完结更高带宽。

（3）全方位互连，完结之前无法到达的3D堆叠带来的功用。

1、高密度笔直互连

高密度笔直互连首要靠每平方毫米有多少个桥凸来进行界定。

芯片尺度越来越小，为确保满意的带宽，必需求在导线上下功夫。跟着间隔变得越来越短，传统根据焊料的技能已快到极限，因而要运用全新的技能，其间一个便是混合键合。

通过混合键合的办法，间隔上可做到10微米，在桥凸和互连密度上，英特尔也都能够做到更好。

高密度笔直互连带来的优势是多样的，比方通过中介层对裸片进行互连，裸片传导需求通过互连引线进行，间隔逐步微缩，使得电容更少、时延更低、串扰更少，因为间隔变窄，电容和电压在对等线高上，能够大幅下降功耗，大幅进步信号完好性和新能。

一开端，英特尔选用的办法是裸片间互连，现在办法需从下方收发器开端，从底部的裸片再到中心层，再到上方的裸片，然后再到小芯片。这或许形成花费时刻长、电容电压上升、功耗上升等问题。

当微缩间隔缩短，信号传递途径会更短，时刻更短，电容更低，推迟也会大幅下降，协助完结净单晶片的功用。

假如将间隔缩短到10微米，总电容及功耗的不同可达5倍以上，一起推迟、功耗可大起伏下降。

英特尔也会进行资料方面的开发，更好的完结整套工艺和流程。

2、全横向互连（ZMV）

全横向互连会用每毫米的引线数量进行衡量。

英特尔现可做到在小芯片间的高密度互连，未来跟着小芯片尺度越来越小，期望操控本钱的搭档，在整个封装层面均完结小芯片互连。

横向互连需考虑直线间隔。直线间隔越短，相同面积就能够装置更多硅片，信号传导间隔也越短。

现在，英特尔根本运用硅后端布线来完结。

运用有机中介层是更好的方案，因为它比硅的本钱更低。可是，用有机中介层有一个弱势，便是必需求进行激光钻孔，而进行激光钻孔需求较大的捕获焊盘，假如信号需在这些较大的焊盘间传递，它的密度就会受限，从而影响其功用。

为了处理这一应战，英特尔开发了根据光刻界说的无未对准通孔（ZMV），可完结导线和通孔宽度的共同，这样就不需求焊盘进行衔接，也不会献身传导速度。

3、全方位互连（ODI）

在惯例叠加办法下，根底裸片有必要较大，超越叠加的一切小芯片的总和。英特尔的ODI技能可带来几大优势：

（1）下方的根底裸片和上方裸片间的带宽速度很快。

（2）小芯片能够直接取得封装的供电，无需中心通孔，带来供电的优势。

（3）根底裸片无需比上方搭载小芯片的面积总和更大。

全方位互连（ODI）架构可将推迟下降2.5倍，功耗缩短15%，带宽进步3倍。

Adel Elsherbini还比较了新的MCP架构与现有架构的详细不同。

通过混合键合技能，英特尔可做到大于1600桥凸/平方毫米的超高密度笔直互连，通过无未对准通孔（ZMV）技能，可更好完结高密度互连。

通过这项全新的架构和技能，英特尔可将最大笔直互连和全横向互连间的优势都完结，可完结最大10000的有源引线层。

Adel Elsherbini说，未来英特尔还会考虑ZMV和Foveros进行集成，或是EMIB和ZMV的集成。

五、比较台积电SoIC，暂无授权方案

在最终的问答环节，Adel Elsherbini说明晰英特尔3D封装技能与台积电SOIC之间的不同：英特尔的3D封装技能结合了3D和2D堆叠的两项优势，英特尔ODI全向互连技能可通过在小芯片之间的布线空地来完结，这些台积电SoIC是做不到的。

别的，三星是通过收买来取得了先进封装范畴的技能，但详细他们未来的3D封装的开发方案没有发布。

关于授权问题，Babak Sabi表明，暂无将英特尔3D封装技能去授权给其他相关方运用的方案。

他弥补说，假如说是客户通过英特尔晶圆厂的办法来协作，英特尔能够把自己3D封装技能授权给他们运用。现已被英特尔收买的Altera公司，之前便是用英特尔3D封装技能。

至于未来是否会争夺赛灵思、NVIDIA等客户的定单，Babak Sabi坦言，至少到目前停止，不论是赛灵思仍是NVIDIA都没有给英特尔传达出这样的信号；从英特尔视点来讲，也不觉得把自己如此具有竞赛力的先进3D封装技能给他们运用是一个比较好的挑选。

测验和验证在IC开发进程傍边也正日趋要害，Babak Sabi说，英特尔会选用一些内部专属的验证规划规矩来愈加高效完结测验，而且愈加敞开的进行产品的验证。

除此之外，英特尔也正在内部开发测验设备，因为市面上没有任何能够满意其测验功率需求的设备，英特尔期望能开发自己的内部测验设备，进一步进步测验以及验证的功率。

冷却相同是英特尔在封装技能中考虑的一个重要问题，关于这一点，Ravi Mahajan表明，英特尔有专门的技能来削减底部裸片的热区，并有处理方案可进一步削减从底部裸片到上部裸片的热传导，以改进热特色。

Ravi Mahajan也谈到上星期美国创企Cerebras发布的史上最大芯片，他以为从核算架构的视点来讲，这是一个十分好的音讯，但让它能够真的遍及到生产进程傍边，还需求花很长的时刻，究竟现在还处于一个概念阶段。

在一个有限的面积下来完结更高密度元件的互连，理论上能够带来愈加好的核算功率、核算效能，但仍旧未来需进一步验证。

结语：先进封装推进异构核算扩展

面向以数据为中心的多元化核算年代，需把握不同架构组合，满意越来越丰厚的运用需求。

通过经年累月的研制，英特尔已具有推进先进多芯片封装架构开展的多项要害根底技能，包含EMIB、Foveros、Co-EMIB等，这些技能都是完结高密度MCP的要害。

现在，英特尔的封装技能是协助该公司完结异构核算元素向外、向上扩展的重要技能，也能协助将不同的逻辑核算单元放在相同的封装里。

Babak Sabi表明，正是因为这些独有的才能，能够协助英特尔更好地猜测高速开展的半导体职业或许会呈现的各项问题，而且及时进行干涉。